東大、1枚のフォトマスクでエッジAIプロセッサを製造する手法を開発 - ISSCC 2025

東京大学(東大)は2月17日、低い開発コストと低電力性能を両立した新規ストラクチャードASIC型AIプロセッサを開発したことを発表した。
同成果は、東大 大学院工学系研究科の小菅敦丈 講師、Jaewon Shin(ジェウォン・シン) 大学院生、濱田基嗣 特任教授らによる研究グループによるもの。詳細は米国時間2月18日に半導体集積回路分野における世界最高峰の国際会議「International Solid-State Circuits Conference(ISSCC 2025)」にて口頭発表される。
AIの活用は従来のデータセンターでの処理のみならず、あらゆる電子機器にて行うことがトレンドになりつつあり、そうしたエッジAIに向けたAI(NPU)搭載マイコンなども登場しつつある。しかし、性能と低消費電力の両立を図ることを目的として先端プロセスを活用する場合、回路パターンを描画するために必要なフォトマスクの開発・製造コストも10億円以上がかかるなど、単価の安い電子機器にAI機能を搭載するための価格低減がボトルネックとなっていた。また、機能を限定すれば消費電力も抑えられるようになり、回路規模も小さくなり、ウェハ1枚当たりの取れ数が増え、半導体デバイスの単価を下げることができるようになるが、製品種類が増えることと、それぞれの用途に応じた半導体デバイスごとにフォトマスクを用意する必要があり、採算性という面での課題があった。
今回研究グループが提案したストラクチャードASICは、昔からある技術で基本的なメモリやプロセッサ、インタフェースなどは固定で、ユーザーは独自の回路機能だけをそこに書き加えることで、マスクコストを下げることを可能とする半導体デバイス。IntelがAlteraとの親和性を期待して買収したeASICといった企業もストラクチャードASICベンダとして良く知られていた。
しかし、このストラクチャードASICはこれまで、AI用途には膨大な配線が必要となり、チップ面積が巨大になってしまうなどの課題があったことから適用されてこなかったという。そこで研究グループでは今回、低電力動作と低コストの両立に向けて、ストラクチャードASIC方式のAIプロセッサ開発に挑んだという。
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